高通第一代 HBC 完成硬件验证，AI250 用 LPDDR 堆叠做到 133TB/s、2027 年上半年出样
2026 年 11 月 2 日，高通宣布其第一代高带宽计算（HBC）技术在美国圣迭戈实验室完成硬件验证，覆盖完整读写能力与近存计算能力。该架构把多层 LPDDR 内存垂直堆叠、在堆叠底部集成一颗计算芯片，目标是在 AI 推理场景下以更低的功耗取得接近 HBM 的带宽。搭载该架构的 AI250 加速器计划 2027 年上半年出样。
关键事实：
- 结构：多层 LPDDR 垂直堆叠，用硅通孔（TSV）互连，计算芯片位于堆叠下方，数据传输距离由传统架构的数厘米缩短至数微米。
- 能效：验证用早期样品为两层 DRAM 堆叠，实测每瓦带宽超过 HBM4 的 5 倍，尚未达到此前公布的 6 倍目标；正式产品计划采用四层堆叠。
- 性能：第一代 HBC 为 AI250 提供 133TB/s 有效内存带宽，是采用 LPDDR5X 的 AI200 的 18 倍；AI250 单卡 768GB LPDDR5，整机架功耗 160 千瓦、支持直接液冷。
- 路线：AI250 于 2027 年上半年出样，后续 AI300 采用第二代 HBC，有效带宽设计目标为 AI200 的 54 倍。技术出发点为推理过程中反复访问键值缓存造成的内存带宽瓶颈。
- 产品形态：基于 AI250 芯片的加速卡与整机架系统两种形态，机架侧通过 PCIe 纵向扩展、以太网横向扩展，具备机密计算与解耦式推理能力，配套端到端软件栈。
- 配套：三星、SK 海力士已主动提出与高通合作推进商业化，台积电负责整合封装工艺。该路线图于 2026 年 6 月投资者日首次公布。
观点
- HBC 的成本逻辑是用面积换带宽。HBM 的单位带宽贵，LPDDR 便宜但带宽低，把计算芯片塞进 LPDDR 堆叠底部，用近存缩短搬运距离、用层数堆出带宽，走的是同一颗 DRAM 晶圆上不同的取用方式。
- 18 倍这个数字的相对基准是自家的 LPDDR5X 产品 AI200，并非 HBM。与 HBM4 可比的口径是每瓦带宽 5 倍（两层样品）、目标 6 倍，两个数字口径不同，引用时不能混用。
- 对存储三巨头是需求结构变化。HBC 消耗 LPDDR 产能，与 HBM 争的是同一批 DRAM 晶圆；若推理侧真往 LPDDR 堆叠转移，通用 DRAM 的紧缺会被进一步放大。
- 时间表决定短期影响有限。2027 年上半年只是出样，量产与客户导入更晚，对 2027 年的 HBM 供需没有实质冲击。真正的观察点是三星与 SK 海力士是否把 LPDDR 堆叠产能单独列出来报价。